解決FPGA時序問題的八條知識點

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上傳日期: 2021-01-12

上 傳 者: 易水寒他上傳的所有資料

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標籤:時序(185)寄存器(2348)fpga(12343)

忠告一、如果時序差的不多,在1NS以內,可以通過修改綜合,佈局佈線選項來搞定,如果差的多,就得動代碼。

忠告二、看下時序報告,挑一個時序最緊的路徑,仔細看看是什麼原因導致,先看邏輯級數是多少?是哪種電路有問題,乘法器或者還是RAM接口數據先弄清楚哪兒的問題

忠告三、搞時序優化的話插入寄存器是王道但也要看具體情況不一定都得插寄存器,插入寄存器效果不明顯的話,先檢查一下寄存器插入的位置,如果寄存器不是在關鍵路徑的中間插入而是在某一端的話,確實不大明顯

忠告四、把關鍵路徑找出來,看時序報告,看是什麼原因導致頻率上不去,如果是組合邏輯複雜,就優化邏輯或者複製邏輯,如果是DSP延遲大,就選多級流水的,只要想搞到150,就一定可以。

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